ПЛИС ALtera (Intel) с поддержкой операций с плавающей запятой

Следующие вещи требуются для реализации поддержки вычислений с плавающей запятой в системе:

  • кремниевые структуры которые поддерживают полные операции с плавающей запятой
  • инструменты совместимые с операциями с плавающей запятой
  • полноценная библиотека эффективных функций с плавающей запятой.

Что касается перечисленного, большая часть микросхем, инструментов и IP ядер не интегрированы и разработчикам необходимо сложить эти кусочки вместе. ПЛИС компании Altera (Intel) являются лучшими в индустрии потому что используют настоящие вычисления с плавающей запятой вместо блоков с усечёнными вычислениями с плавающей запятой. В добавок, компания разработала инструменты и IP ядра, которые максимально используют возможности аппаратуры. Также ПЛИС лучше, чем процессоры общего назначения или процессоры цифровой обработки сигналов за счет поддержки настоящего параллелизма в вычислениях.

В отличие от микропроцессоров ПЛИС компании Altera (Intel) содержат тысячи высокоточных аппаратных схем умножителей, которые могут быть использованы для умножения мантиссы или для реализации многорегистровых устройств циклического сдвига. Сдвиг данных требуется для нормализации и установки десятичного разделителя и денормализации мантисс для выравнивания экспонент. Использование многорегистровых устройств циклического сдвига для реализации этой задачи требует очень высокоскоростных мультиплексоров для каждого бита, а также для маршрутизации подключения каждого из возможных входных бит. Устройства Altera (Intel) оптимизированы для вычисления коэффициентов по входу и решения проблем маршрутизации, которые лидируют в части используемых ресурсов, частотных характеристик и избыточного использования логики в конкурирующих ПЛИС.

ПЛИС компании Altera (Intel) могут использовать большую мантиссу числа по сравнению со стандартным представлением IEEE 754. Это возможно потому, что блоки DSP переменной точности поддерживают умножители размером 27х27 и 36х36, которые могут быть использованы для 23-битных данных единичной точности с плавающей запятой. Используя конфигурируемую логику, точность мантиссы с плавающей запятой может быть такой, какая необходимо, в отличие от представления IEEE754. Использование мантиссы с дополнительными битами, например, 27 вместо 23, позволяет увеличить точность от одной операции к нескольким и позволит реализовать более эффективное аппаратное решение. Например, полностью параллельный вектор операций с запятой требует банк умножителей с плавающей запятой, которые следуют за суммирующим деревом из сумматоров с плавающей запятой. Для сохранения большую точность мантиссы, функции денормализации и нормализации, требующие значительной логики и ассоциированные со счётчиками с плавающей запятой исключаются кроме входа и выхода из дерева сумматоров.

28 нм архитектура с переменной точностью

Блоки цифровой обработки сигналов в 28 нм ПЛИС Stratix V и Arria V специально разработаны для реализации требований к радиолокационным системам следующего поколения. Новая архитектура блоков цифровой обработки сигналов с переменной точностью позволяет разработчику задать требуемую точность для каждой части разработки. В результате получается более эффективная утилизация логической ёмкости и ресурсов DSP  и низкое потребление, при этом, где необходимо, можно использовать цифровую обработку сигналов с повышенной точностью.

В режиме точности 18 бит, архитектура с переменной точностью включает двойные умножители 18х18 с опциональными аппаратными предварительными сумматорами. Предварительные сумматоры полезны в таких приложениях, как симметричное фильтрация, т.к. они могут складывать выборки, которые будут умножены с тем же коэффициентами. В режиме 18х18, переменная точность  поддерживает двойные банки регистров с интегрированными коэффициентами и возможность эффективной реализации либо прямой либо систолической форм FIR фильтров. Эффективная комплексное умножение, особенно необходимое для реализаций быстрого преобразования Фурье, также поддерживается.

Ассиметричный умножитель может  быть полезен для комплексных операциях умножения, используемых в обработке с быстрым преобразованием Фурье, поскольку оно предоставляет коэффициенты с фиксированной точностью для вычисления тригонометрических факторов в процессе роста данных при обработке. В быстром преобразовании Фурье рост данных на скорости 1 бит на каждую степень 2.

Блоки цифровой обработки сигналов в ПЛИС Startix V были разработаны для вычислений с быстрым преобразованием Фурье. Два блока цифровой цифровой обработки сигналов могут выполнять комплексное умножение 18х18, три блока — комплексное умножение 18х25, а четыре блока — умножение 18х36. Это позволяет ресурсам цифровой обработки сигналов увеличиваться пропорционально приросту битовой точности со стороны данных умножителя и использовать точные тригонометрические коэффициенты разрядностью 18 бит. В результате более эффективное использование ресурсов цифровой обработки сигналов позволяет разработчикам регулировать точность используемых блоков цифровой обработки сигналов и ассоциированной с ней потребляемой мощностью на каждом этапе быстрого преобразования Фурье. За счет использования этих режимов, архитектура цифровой обработки сигналов с переменной точностью хорошо подходит для параллельной обработки частотных данных от больших массивов антенн.

В добавок, блоки DSP с переменной точностью первыми объединяют внутренние банки для хранения коэффициентов в 18- и 27-битном режимах. Это сокращает использование внешних блоков памяти. Также это улучшает временные характеристик на высокой частоте.

Блоки цифровой обработки сигналов с переменной точностью  также поддерживают нативные умножители 27х27 с 64-разрядными аккумуляторами, самыми большими в индустрии. Это обеспечивает более высокую точность и более высокий динамический диапазон для обработки сигналов, сокращая эффекты от числовой обработки с фиксированной запятой. Аппаратные предварительные сумматоры, интегрированные банки регистров для хранения коэффициентов и прямые или систолические формы FIR фильтров также поддерживаются в 27-битном режиме.

Большие размеры умножителей также поддерживаются с помощью комбинирования умножителей 18х18 и 27х27 в блоках с переменной точностью. Эта технология реализует высокопроизводительную реализацию умножителей размером 36х36 и 54х54. Умножители размерностью 27х27, 36х36 и 54х54 позволяют эффективно реализовать операции с плавающей точкой с одиночной точностью, одиночной расширенной точностью  и

 

Ссылки

  1. Bores Signal Processing, Introduction to DSP—DSP Processors: Data Formats, December, 2010. http://www.bores.com/courses/intro/chips/6_data.htm
  2. Jeffs, Brian D. Beamforming: A Brief Introduction, Presentation, (Brigham Young University, October, 2004).
  3. Harris, Fredric J. Multirate Signal Processing for Communication Systems, Chapter 6,(Prentice Hall, ISBN 0-13-146511-2).
  4. Richards, Mark A. Fundamentals of Radar Signal Processing, Chapter 9, (McGrawHill, ISBN 0-07-144474-2).
  5. Worsham, Richard. Northrop Grumman Radar Notes, et al, Presented at Radar 2010 Conference, May, 2010

 

Источники

  • https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01156-dsp-radar.pdf

 

Материал предназначен для использования в образовательных целях