Низкий уровень — линия обработки пакетов
У каждого модуля есть сигнал включения, который подключен к локальному менеджеру питания. Различные порты и модули обработки этих портов, подключённые к одному локальному менеджеру питания, могут формировать различные выделенные области питания. Сигналы включения локальных менеджеров питания объединены на своих уровнях иерархии и менеджер питания более высокого уровня отвечает за обработку сигналов выделенной области питания.
Внутри выделенной области питания локальный менеджер питания отвечает за включение модулей в конвейере обработки пакетов. Каждый модуль запитывается только на время своей работы и затем отключается, сохраняя потребление на оптимальном уровне. Уровень PHY обрабатывается чипом и включен всегда. Эти аналоговые и цифровые схемы отвечают за линейное кодирование и физическое преобразование сигналов в вид, необходимый для передачи по линии связи. По прибытию пакета они моментально информируют локальные менеджеры, что стартует процесс обработки и что соответствующие модули в цепочке обработки должны быть запитаны. Каждый модуль в конвейере должен функционировать до тех пор пока пакет не покинет модуль и сигнал окончания пакета уведомляет менеджер питания об отключении модуля. Операции менеджера оптимальны, т.к. микроменеджмент в конвейере позволяют достигнуть максимальной производительности и максимальную экономию энергии.
Верхний уровень — администрирование и управление питанием
На верхнем уровне выполняется две основные функции: управление питанием и управление частотой процессоров в зависимости от нагрузки. Центральный менеджер предоставляет интерфейс управления энергопотребелением для управления. Такие решения в процессе управления энергопотреблением, как отключение интерфейсов, применяется на этом уровне. Когда оператор решает отключить определенный интерфейс или какую-либо подсистему, центральный менеджер питания дает команду всем выделенным областям питания, относящимся к соответствующим подсистемам, перейти в режим низкого энергопотребления.
Кроме того,интерфейс оптимизация ресурсами центрального процессора также оптимизирован для управления потреблением процессорных ядер. Установка скорости работы либо управление спящим режимом ядер процессоров осуществляется на основе предполагаемой нагрузки. В предлагаемой модели скорость процессора моделируется в 5 состояниях: режим сна и 1..4x (рисунок 6).
<Article2-6_Fig6>
Рисунок 6
Максимальная производительность может быть достигнута использованием режима 4х, но это означает максимальное потребление энергии. Сетевая нагрузка рассчитывается в соответствии с загрузкой входных буферов. Есть три определённые границы (рисунок 7) заполнения буферов и скорость работы процессора увеличивается или уменьшается в зависимости от того какая граница пересечена.
<Article2-6_Fig7>
Рисунок 7
Два режима управления энергопотреблением вместе предоставляют практически оптимальное использование доступных ресурсов при этом оставляя производительность системы практически неизменной.
Симуляция
Моделирование платформы было проведено с помощью SystemC 2.2.0. Симулировлась модель четырехпортового Ethernet коммутатора. Конвейер обработки пакетов состоит из фильтра для собственного МАС адреса, обработки заголовков и модуля коммутации. Модуль коммутации использует поиск на основе процессора, который имеет четыре уровня скорости. Коммутатор имеет ограничения буферов: каждый порт может буферизировать только четыре пакета. Это реалистичный сценарий для ПЛИС Xilinx Spartan 3 без внешней памяти. Конвейер обработки был разработан с учетом необходимости работы со скоростью среды и имеет узкое место только на исходящих портах, когда смешивается трафик различных направлений. Таким образом, входная очередь позволяет только два заголовка. Симуляция проводилась с использованием генераторов трафика и приемников. Каждый порт генератора и приемника трафика подключен. Каждый генератор трафика генерирует для всех остальных приемников с одинаковой вероятностью.
При симуляции использовались 100 Мбит порты Ethernet. Симулируемый трафик характеризовался экспоненциальным распределением временем прибытия в диапазоне времени от 2мкс до 1 мс. В каждой симуляции был зафиксирован размер пакета и имел следующие значения: 64, 128, 256, 512, 1024 или 1500 байт. Во время симуляции оценивалось энергосбережение и задержка для кадого модуля. Как ожидалось, коммутатор обеспечивает работу со скоростью среды на всех портах без блокировок. Обработка заголовков осуществлялась во время приема полезной нагрузки пакета, а также поиск в исходящих портов должен быть достаточно быстрым, чтобы не задерживать обработку.
Ссылки
- D. Antos, V. Rehak, J. Korenek: Hardware Router’s Lookup Machine and its Formal Verification, ICN’2004 Conference Proceedings, 2004.
- M. Ciobotaru, M. Ivanovici, R. Beuran, S. Stancu, Versatile FPGA-based Hardware Platform for Gigabit Ethernet Applications, 6th Annual Postgraduate Symposium, Liverpool, UK, June 27-28, 2005.
- J. Ou, V. K. Prasanna, Rapid Energy Estimation of Computations on FPGA-based SoftProcessors, IEEE System-on-Chip Conference, 2004.
- Werner M., Richling J., Milanovic N., Stantchev V.: Composability Concept for Dependable Embedded Systems, Proceedings of the International Workshop on Dependable Embedded Systems at the 22nd Symposium on Reliable Distributed Systems (SRDS 2003), Florence, Italy, 2003.
- OSCI SystemC 2.2.0 Documentation: User’s Guide, Functional Specifications, LanguageReference Manual. Online: http://www.systemc.org/
D. Teuchert, S. Hauger: A Pipelined IP Address Lookup Module for 100 Gbps Line Ratesand beyond, The Internet of Future, pp. 148—157., ISBN 978-3-642-03699-6 (2009) - Intel White Paper: Enhanced Intel SpeedStep Technology for the Intel Pentium M Processor, Online: ftp://download.intel.com/design/network/papers/30117401.pdf, March 2004.
- Liberouter project homepage, http://www.liberouter.org/
- Nick Possley, Traffic Management in Xilinx FPGAs, White Paper, April 10, 2006
- A. Kennedy et. al., Low Power Architecture for High Speed Packet Classification,ANCS’08, November 6–7, 2008, San Jose, CA, USA.
- A. Iranli and M. Pedram: System-level power management: An overview, In: The VLSIHandbook Second Edition, Edited by W-K. Chen, Taylor and Francis, December 2006
Источники
Материал предназначен для использования в образовательных целях